可编程逻辑器件设计技巧之二

13． LUT是实现组合逻辑的SRAM, 怎样实现一个时序的移位寄存器, 是不是必须加一个触发器来配合LUT？

答：The LUTs in Xilinx Virtex architecture are not simply combinational logic. When it is configured as 16x1 RAM, the write operation is synchronous. When it is configured as shift register, there is no need to consume any flip-flop resource. In fact the internal circuitry of a Virtex LUT is more complicated than what it looks like. （参考译文：Xilinx Virtex结构中的LUT不是简单的组合逻辑。当它被配置为16x1 RAM时，写操作是同步的。当它被配置为移位寄存器时，则无需消耗任何flip-flop资源。事实上Virtex LUT的内部电路比看起来更复杂。）

14． 在foundation 3.1环境里怎么找不到启动testbench.vhd的程式？

答：伴随Foundation 3.1i出现的仿真器为门极仿真器, 因此你不能在这种设计环境下以VHDL级运行仿真. vhdl代码必须在你运行任何仿真之前进行综合. 因此, 在Foundation 3.1i环境下并不能使用vhdl testbench. 作为替代方式, 你可以编写仿真script.

实际上, Foundation 3.1i是一款相对较老的软件. Xilinx ISE软件中支持HDL testbench, 它的最新版本为4.2i.

15． 关于双向口的仿真, 如果双向口用作输入口, 输出口该怎么设置？

答：做仿真时, 软件会自动地将IO口(包括双向口)的引脚本加入到. SCF文件中去. 先新建一个SCF文件, 然后在NODE->ENTER NODES FROM SNF->LIST, 将列出的所有IO引脚(包括了双向口)都加入仿真文件中, 就可以进行仿真了.

16． 关于ACEX1K的I/O脚驱动能力. ALTERA 计算功耗的datasheet 中：对ACEX1K器件, PDCOUT （power of steady-state outputs）的计算就是根据IOH, IOL来计算的, 能否告诉我ACEX1K芯片的IOH, IOL分别是多少？

答：关于ACEX1K的IO驱动能力, IOH&IOL的大小可以从ACEX1K的数据手册中查到(ACEX. PDF PAGE 50/86).

17． 设计中Vccio=3. 3V, 假如IOH=20mA, IOL=20mA, n=10 (Total number of DC output with steady-state outputs), 如何计算PDCOUT?

答：关于功耗的计算可以参照AN74(P2)中的功耗计算公式.

18． 当Vccio=3. 3V时, 对于输入脚, 它兼容TTL, CMOS电平；对输出脚, 它是否也兼容TTL和CMOS电平？对CMOS电平, 是否需要用OpenDrain 加上下拉电阻来实现？

答：ACEX1K器件引脚兼容TTL与CMOS电平. COMS输出是否要加上拉电阻要看外部接的CMOS电平, 假如说接5V COMS则需要上拉. 详细情况可以参照AN117.

19． 将EPC2与EPF10K30A连接成JTAG菊花链的形式, 在调试阶段可以跳过EPC2直接配置EPF10K30A, 而在配置通过验证以后再利用EPC2的JTAG口将EPF10K30A的配置信息固化到EPC2中去. EPC2的专用配置端与EPF10K30A配置端连接, 当系统脱离JTAG电缆上电配置时, 由EPC2完成对EPF10K30A的配置. 这个过程中有一个疑问, EPF10K30A相当于有两个配置通道（一个通过JTAG, 一个通过EPC2), 当其中一个配置通道工作时, 另外一个配置通道的存在是否会影响到配置过程的正常进行呢？如果相互影响, 怎样才能做到两种方式同时存在又互不影响呢？

答：可以使10K30A拥有两个不同的下载方式, 在板子上做一个跳线开关即可. 也可以从当地的代理得到该模块的参考设计.

20． ALTERA是建议直接使用MAXPLUSII或QUARTUS编译HDL源代码, 还是使用第三方EDA工具（如SYNPLIFY、LeoanrdoSpectrum或SYNOPSYS）先把HDL源代码编译为edf文件后再使用ALTERA的工具编译？

答：ALTERA建议用第三方的工具将HDL源代码编译为edf文件后再使用ALTERA的工具进行布局布线. ALTERA的MAXPLUSII和QUARTUS也都自带有HDL的综合器, 一些简单的设计可以直接在MP2或QII中编译即可. 而且可以直接在软件中后台调用第三方的EDA工具.

21． 用MAXPLUSII或QUARTUS多次编译同一设计生成的带延时的网表文件中的延时是否一样？

答：用MP2或QII多次编译同一设计成的带延时的网表文件中的延时是一样, 但要保证该网表文件没有修改过.

22． 在编译前设定一个模块的Synthesis Style为FAST是否一定比不设定（NONE）要节省LC资源？

答：在布局布线的过程中, Synthesis Style的设置会影响到资源的利用率和速度的快慢, 一般情况下：设置为FAST主要是为了提高设计的速度. 在软件中除了综合类型的设置, 还有一项是选择优化的目的：oPTIMIZE->AREA OR SPEED. 选择AREA可以节省设计所占用的资源.

23． Altera公司对芯片热设计有哪些资料和工具？

答：ALTERA提供了许多计算功耗的资料和工具. 数据手册中的AN74就是关与计算ALTERA器件功耗的专门文档.

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