使用PACE完成管脚约束

然后在图4-85中的芯片管脚封装测试区可以看到，不同延迟的管脚用不同颜色标注，用户可对关键的输入、输出信号进行重新分配，提高设计性能。细心的读者会发现，越处于芯片外围的引脚，其时延越大。
图4-85 FPGA引脚传输延迟分布示意图

（3）对于多时钟设计，用户需要了解芯片的时钟分区。选择“IOB”菜单下面的“Show Clock Regions”命令，则在芯片架构视图区用不同的颜色显示FPGA芯片内部不同的时钟分区，如图4-86所示。
图4-86 FPGA时钟分区示意图

此时，设计者更关心时钟和时钟区域的对应关系，点击选择“Tools”菜单下面的“Display Overlay”命令，并选择“Clock Regions”页面，即可直观得到该关系，如图4-87所示。
图4-87 FPGA时钟与时钟区域对应示意图

5．使用PACE完成DRC分析
不同逻辑区域所允许的时钟数量是有限的，若分配到该区域的设计超过了该时钟上限，则会导致设计错误。PACE提供了时钟分析工具来帮助用户检查此类错误，通过点击“Tools”菜单下的“Clock Analysis”命令来分析，如果时钟信号超过设定值，则会在其“Regions Per Clock”页面中以“*”号标出。
设计规则是电路或者芯片在版图设计中所必须遵循和满足的各种规定和要求，如果不能满足，则生产出来的芯片将可能无法正常工作。DRC（Design Rule Check）即设计规则检查，就是根据设计规则所规定的各掩膜图形的最小尺寸、最小间距等几何参数，对设计进行检查，找出不满足规则的偏差和错误，为用户修正设计提供依据。目前，FPGA芯片的管脚越来越多，因此检查时钟管脚分配、IO端口输出电平标准与相应的IO电压是否一致、核电压以及辅助电压是否正确成为任务繁重且容易出错的地方。PACE提供的DRC检查可自动完成上述核查，选择“Tools”菜单下的“Run Design Rule Check（DRC）”命令，即可得到设计的DRC结果，如图4-88所示。
图4-88 PACE的DRC检查结果示意图

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