FPGA深层解析之二

FPGA深层解析之二

center
查找表


图6所示示意图中的其他逻辑电路通过使用少量查找表形式的随机存取存储器实现。我们可以简单地假定FPGA中系统门的数量可参考与非门(NAND)以及或非门(NOR)的数量，但实际上，所有的组合逻辑（与门、或门、与非门、异或门等）都是通过查找表存储器中的真值表来实现。真值表是输出对应于每个输入值组合的预定义表（现在卡诺图的重要性在你的头脑中可能会慢慢淡化）。以下是对数字逻辑电路课程的快速回顾：比如，图7是布尔逻辑与门操作过程。

                                                                     图6.双四输入查找表

这是对数字逻辑课程的快速回顾：

例如，图7中显示了布尔型AND操作。

                                                     图7.布尔型AND操作

                                               表2.布尔与门操作的真值表

你可以认为输入值是所有输出值的数字索引，如表3所示。

3.布尔与门擦操作的真值查找表实现

Virtex-II和Spartan-3系列FPGA芯片有着4输入查找表来实现真正的4输入信号的16种组合。图8就是一个四输入电路实现的例子。

                                                 图8.输入布尔逻辑的四信号电路

表4所示为使用双四输入查找表实现的相应的真值表。

                                                   表4.图8中所示相应真值表

Virtex-5系列的FPGA使用双六输入查找表，可以通过6个不同输入信号的64种组合来实现真值表。因为触发器之间的组合逻辑十分复杂，所以在LabVIEW FPGA中使用SCTL也越来越重要。下一节将讲述SCTL如何优化利用LabVIEW中的FPGA源。


SCTL


上几节中使用的代码例子假定代码是设置在SCTL外部，并为保证执行同步数据量也同步了附加电路。SCTL是LabVIEW FPGA中一个特殊结构，生成一个更为优化的电路图，以期望达到在一个时钟(脉冲)周期内执行完所有逻辑电路分支。例如，若设置SCTL在40MHZ运行，则所有逻辑电路分支将在25ns内执行完毕。

如果在SCTL中设置前例中同样的布尔逻辑电路（如图9所示），则生成如图10所示的相应电路示意图。

                                                     图9.附有STCL的简单布尔逻辑

                                                  图10.图9所示布尔逻辑相应的电路图

很明显，这种实现方法简单多了。在Virtex-II或Spartan-3系列FPGA中，触发器间的逻辑需要至少2个4输入查找表，如图11所示。

                                                        图11.图10中电路图的双四输入查找表实现

由于Virtex-5系列FPGA有着6输入的查找表，用户可以在一个查找表中实现相同数量的逻辑，如图12所示。

                                                      图12.图10中双六输入查找表实

本例中使用的SCTL（如图9所示）设置在40MHZ下运行，这意味着在任意触发器之间逻辑电路必须在25ns内完成执行。电子在电路中传播的速度决定了代码执行的最大速度。关键路线是有最长传播延迟的逻辑电路分支，它决定了该部分电路中理论最大时钟速率。Virtex-5 FPGA上的双六输入查找表不仅减少实现给定逻辑电路所需要的查找表总数，而且减少电子通过逻辑电路的传播延迟（时间）。Virtex-5系列FPGA中的6输入查找表不仅可以减少实现特定逻辑而需要的查找表的数量，而且可以降低逻辑中电流的传输延时。这意味着，您可简单地通过选择一个基于Virtex-5的硬件指标设置相同的SCTL，追求更快的时间速度。

请查看下方白皮书的对策列表，获取更多Virtex-5 FPGA相关信息。

为啥都显示不出来图片的呢

FPGA深层解析之二