DCLK

DCLK

PS 模式下是输入，AS 模式下是输出。
在PS 模式下，DCLK 是一个时钟输入脚，是外部器件将配置数据传送给FPGA 的时钟。
数据是在DCLK 的上升沿把数据，在AS 模式下，DCLK脚是一个时钟输出脚，就是提供一个配置时钟。
直接接到配置芯片的DCLK 脚上去（第6脚）。
无论是哪种配置模式，配置完成后，这个脚都会变成三态。
如果外接的是配置器件，配置器件会置DCLK 脚为低电平。
如果使用的是主控芯片，可以将DCLK 置高也可以将DCLK 置低。
配置完成后，触发这个脚并不会影响已配置完的FPGA。
这个脚带了输入Buffer，支持施密特触发器的磁滞功能。

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