集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 1562|回复: 4

S盒的设计与实现(S1)

[复制链接]
小舍YZ 发表于 2017-8-23 16:25:32 | 显示全部楼层 |阅读模式
S盒的设计与实现(S1)

module s1(stage1_input,stage1_output);
input [5:0] stage1_input;
output [3:0] stage1_output;  
reg [3:0] stage1_output;  
//BIT5 and BIT0 is ?   
//BIT4~1 is ?
always @(  stage1_input)
begin     
    case(stage1_input)     //synopsys full_case parallel_case   
        0: stage1_output = 4'd14;  
        1: stage1_output = 4'd0;  
        2: stage1_output = 4'd4;  
        3: stage1_output = 4'd15;  
        4: stage1_output = 4'd13;  
        5: stage1_output = 4'd7;  
        6: stage1_output = 4'd1;  
        7: stage1_output = 4'd4;  
        8: stage1_output = 4'd2;  
        9: stage1_output = 4'd14;  
        10: stage1_output = 4'd15;  
        11: stage1_output = 4'd2;  
        12: stage1_output = 4'd11;  
        13: stage1_output = 4'd13;  
        14: stage1_output = 4'd8;  
        15: stage1_output = 4'd1;  
        16: stage1_output = 4'd3;  
        17: stage1_output = 4'd10;  
        18: stage1_output = 4'd10;  
        19: stage1_output = 4'd6;  
        20: stage1_output = 4'd6;  
        21: stage1_output = 4'd12;  
        22: stage1_output = 4'd12;  
        60: stage1_output = 4'd5;  
        61: stage1_output = 4'd6;  
        62: stage1_output = 4'd0;  
        63: stage1_output = 4'd13;   
   endcase
end  
endmodule

本帖子中包含更多资源

您需要 登录 才可以下载或查看,没有账号?我要注册

x
晓灰灰 发表于 2017-8-24 11:01:18 | 显示全部楼层
S盒的设计与实现(S1)
 楼主| 小舍YZ 发表于 2017-8-25 12:23:23 | 显示全部楼层
晓灰灰 发表于 2017-8-24 11:01
S盒的设计与实现(S1)

                                                                                              
zxopenljx 发表于 2020-12-16 21:19:46 | 显示全部楼层
S盒的设计与实现(S1)
zxopenljx 发表于 2024-4-27 14:38:03 | 显示全部楼层
S盒的设计与实现(S1)
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-23 22:54 , Processed in 0.062466 second(s), 20 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表