vvt 发表于 2011-5-8 08:41:29

VHDL里面的port是不是可以声明为任何类型

VHDL里面的port是不是可以声明为任何类型

vvt 发表于 2011-5-8 08:41:38

还是只能是std_logic

h15994242630 发表于 2011-5-13 22:17:59

一般都是逻辑位或逻辑位矢量std_logic; std_logic_vector();还有bit bit_vector();
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