求VHDL达人翻译
由于做毕业设计，题目是基于VHDL语言的8086的寄存器设计，一点都不明白哎，能否请达飞帮忙翻译一下以下代码。万分感谢！LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
USE ieee.std_logic_arith.ALL;
USE work.cpu86pack.ALL;
ENTITY dataregfile IS
PORT(
dibus : IN std_logic_vector (15 DOWNTO 0);
selalua : IN std_logic_vector (3 DOWNTO 0);
selalub : IN std_logic_vector (3 DOWNTO 0);
seldreg : IN std_logic_vector (2 DOWNTO 0);
w : IN std_logic;
wrd : IN std_logic;
alu_inbusa : OUT std_logic_vector (15 DOWNTO 0);
alu_inbusb : OUT std_logic_vector (15 DOWNTO 0);
bp_s : OUT std_logic_vector (15 DOWNTO 0);
bx_s : OUT std_logic_vector (15 DOWNTO 0);
di_s : OUT std_logic_vector (15 DOWNTO 0);
si_s : OUT std_logic_vector (15 DOWNTO 0);
reset : IN std_logic;
clk : IN std_logic;
data_in : IN std_logic_vector (15 DOWNTO 0);
mdbus_in : IN std_logic_vector (15 DOWNTO 0);
sp_s : OUT std_logic_vector (15 DOWNTO 0);
ax_s : OUT std_logic_vector (15 DOWNTO 0);
cx_s : OUT std_logic_vector (15 DOWNTO 0);
dx_s : OUT std_logic_vector (15 DOWNTO 0)
);
END dataregfile ; 此部分是对设计中的端口进行定义
其中的IN 表示定义的信号是输入信号，，是设计的输入端口。OUT表示定义的信号为输出信号，是设计的输出端口。port不就是端口意思吗。std_logic_vector (15 DOWNTO 0）表示信号是十六位的，这是定义多为信号的一种方式，如果信号是一位，那就定义为STD_LOGIC;std_logic_vector (3 DOWNTO 0);表示信号是四位的
如题中第一端口dibus : IN std_logic_vector (15 DOWNTO 0);表示输入信号DIBUS是一个十六位的输入数据线，是一个十六位的输入端口
第七个端口alu_inbusa : OUT std_logic_vector (15 DOWNTO 0)表示输出信号ALU_INBUS是一个十六位输出数据线，是一个十六位的输出端口;
其他端口意思同上
不知道我的回答是否是你想要的？ 回复 2# 至芯兴洪
是的，谢谢你阿。我现在做毕业设计，没有接触过VHDL这语言，所以看起来很困难。能否私信给我一个联系方式，我还有些问题想问问你？ 回复 3# 如风自在
QQ:584959398 我也是在学习中，大家可以相互学习，取长补短最好了 回复 4# 至芯兴洪
加你的qq一直没有回应哎 或者你加我的 qq：573854675.
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