用VERLOG语言设计一个反馈型移位寄存器产生100111的序列求大神给力！
原理图如下。希望大神帮忙！ 反馈的条件是什么，有什么作用？ 回复 2# 至芯兴洪在Q0 -Q3输出。然后通过反馈的网络 既SL=~(~(~Q0*Q3)*Q2) 将得到的数列向左移一位。然后再反馈。最终得到100111 Q=];你看是不是这样输出Q的 本帖最后由 伯尼 于 2011-5-25 21:26 编辑
参考一下，三位M序列发生器
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mseq_sm is
generic(x:integer:=3);
port(
clk:in std_logic;
q: out std_logic_vector(x-1 downto 0)
);
end mseq_sm ;
architecture rt1 of mseq_sm is
signal reg:std_logic_vector(x-1 downto 0);
begin
process(clk)
begin
if clk'event and clk='1'then
if reg<="000" then
reg<="001";
else
reg<=((reg(0)xor reg(1)) & reg(x-1 downto 1));
end if;
end if;
end process;
q<=reg;
end rt1;
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