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hanyucb 发表于 2011-5-17 22:45:06

请教：verilog hdl实现串口通信

最近学习，有一句程序看不懂。
module receive_test(clk, RxD,RxD_data );
input clk, RxD;                // 系统时钟， 接收信号
output RxD_data;        // 接收的数据，进入后级的 RAM 数据总线
reg Baud8GeneratorAcc;
reg RxD_sync_inv;
reg RxD_cnt_inv;
reg RxD_bit_inv;
reg state;
reg bit_spacing;
reg RxD_data;
parameter ClkFrequency = 50_000_000; // 25MHz
parameter Baud = 9600;

// Baud generator (we use 8 times oversampling)
parameter Baud8 = Baud*8;
parameter Baud8GeneratorAccWidth = 16;
wire Baud8GeneratorInc =
((Baud8<<(Baud8GeneratorAccWidth-7))+(ClkFrequency>>8))/(ClkFrequency>>7);
always @(posedge clk)
   Baud8GeneratorAcc<=Baud8GeneratorAcc + Baud8GeneratorInc;
wire Baud8Tick = Baud8GeneratorAcc;

always @(posedge clk)
if(Baud8Tick)
RxD_sync_inv <= {RxD_sync_inv, ~RxD};
// we invert RxD, so that the idle becomes "0",
// to prevent a phantom character to be received at startup

always @(posedge clk)
        if(Baud8Tick)
        begin
                if( RxD_sync_inv && RxD_cnt_inv!=2'b11)
                        RxD_cnt_inv <= RxD_cnt_inv + 2'h1;
                else if(~RxD_sync_inv && RxD_cnt_inv!=2'b00)
                        RxD_cnt_inv <= RxD_cnt_inv - 2'h1;
                if(RxD_cnt_inv==2'b00)
                        RxD_bit_inv <= 1'b0;
                else if(RxD_cnt_inv==2'b11)
                        RxD_bit_inv <= 1'b1;
        end
wire next_bit = (bit_spacing==4'd10);

always @(posedge clk)
if(state==0)
        bit_spacing <= 4'b0000;
else
if(Baud8Tick)
        bit_spacing <= {bit_spacing + 4'b0001} | {bit_spacing, 3'b000};

always @(posedge clk)
if(Baud8Tick)
case(state)
        4'b0000:
                if(RxD_bit_inv)
                begin
                        state <= 4'b1000;// start bit found?
                end
        4'b1000: if(next_bit) state <= 4'b1001;// bit 0
        4'b1001: if(next_bit) state <= 4'b1010;// bit 1
        4'b1010: if(next_bit) state <= 4'b1011;// bit 2
        4'b1011: if(next_bit) state <= 4'b1100;// bit 3
        4'b1100: if(next_bit) state <= 4'b1101;// bit 4
        4'b1101: if(next_bit) state <= 4'b1110;// bit 5
        4'b1110: if(next_bit) state <= 4'b1111;// bit 6
        4'b1111: if(next_bit) state <= 4'b0001;// bit 7
        4'b0001:
                if(next_bit)
                        state <= 4'b0000;// stop bit
        default:
        begin
                state <= 4'b0000;
        end       
endcase

always @(posedge clk)
        if(Baud8Tick && next_bit && state)
                RxD_data <= {~RxD_bit_inv, RxD_data};
endmodule

最后一句RxD_data <= {~RxD_bit_inv, RxD_data} 不知道怎么来了，望高手赐教！

slienttree 发表于 2011-5-19 17:27:12

uart接受模块的功能是将接收到串口数据写到一个8bit的寄存器RxD_data 中，再输出到I/O口。
RxD_data <= {~RxD_bit_inv, RxD_data} 一句中是将新接收到的数据RxD_bit_inv写到寄存器RxD_data 的最高位上，同时将之前接收到的数据RxD_data右移一位，当最后一个字节位被接收到后，一个完整的字节数据就被存储到寄存器当中了。

亲你可拉倒吧 发表于 2011-10-26 01:42:42

留着看看。

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