文档 -
RTLvision PRO的自动文档功能提供了新的，更改的和重复使用的RTL代码的详细设计文档（Verilog原理图视图，VHDL原理图视图，PDF输出，Postscript输出，位图图像）。
定制 -
为了满足特定项目或组织自身标准的需求，基于Tcl的UserWare API允许扩展和定制RTLvision PRO的功能。
概览
特点 优势
超快的Verilog阅读器，VHDL阅读器和图形 图形表示使得理解，调试，更改和实现VHDL，Verilog和SystemVerilog代码变得更加容易
交互式图形片段导航仅显示RTL代码的关键片段 能够识别和专注于片段有助于降低调试过程的复杂性，并使得更容易理解和更改RTL源代码
自动时钟树和时钟域提取和分析 更快地检测和解决时钟域问题。 CDC视图显示时钟域树。
集成波形查看器 VCD波形查看器支持交互式信号跟踪
完全支持混合语言设计（SystemVerilog，Verilog，VHDL） 设计人员可以轻松开发和调试当今最复杂的异构SoC设计
增量设计编译 设计更新可以更快，只重新编译更改的区域
RTL到原理图 Verilog查看器，VHDL查看器和SystemVerilog查看器在一个工具中允许分析来自几乎任何源的构建块
自动化设计文档 可以自动记录新的和重用的代码
Tcl API RTLvision PRO可以与工具流程连接，用户可以扩展功能以满足项目需求
Documentation —
The automated documentation feature of RTLvision PRO provides detailed design documentation of new, changed and re-used RTL code (Verilog schematic view, VHDL schematic view, PDF output, Postscript output, bitmap image).
Customization —
To meet the needs of a specific project or an organization's own standards a Tcl based UserWare API allows the functionality of RTLvision PRO to be extended and tailored.
At a Glance
Features Benefits
Ultra fast Verilog reader, VHDL reader and graphics on the fly
Graphical representations make it easier to understand, debug, change and implement VHDL, Verilog and SystemVerilog code
Interactive Graphic Fragment Navigation shows only critical fragments of the RTL code
Being able to identify and concentrate on a fragment helps to reduce complexity of the debug process and makes it easier to understand and change RTL source code
Automatic clock trees and clock domains extraction and analysis
Faster detection and resolution of clock domain problems. CDC view shows clock domain trees.
Integrated Waveform viewer
VCD Waveform viewer supports interactive signal tracing
Full support for mixed language designs (SystemVerilog, Verilog, VHDL)
Designers can easily develop and debug today's most complex heterogeneous SoC designs
Incremental design compilation
Design updates can be faster, with only changed areas re-compiled
RTL to schematics
Verilog viewer, VHDL viewer, and SystemVerilog viewer in one tool allows building blocks from almost any source to be analyzed
Automated design documentation
New and re-used code can be documented automatically
Tcl API
RTLvision PRO can be interfaced with the tool flow and the user can extend functionality to match project needs
EDA软件巡礼1：Concept RTLvision PRO
本帖最后由 lcytms 于 2019-2-21 10:25 编辑
参考链接：http://www.concept.de/demos.html#VIDEO_RTL
Demo Videos 演示视频
Video Tutorials 视频教程
Here is an overview on captured videos on the Concept Engineering Vision tools.
The videos show the typical usage of the tools and are intended to demonstrate features and to provide a training tutorial.
以下是Concept Engineering Vision工具中捕获视频的概述。
视频显示了这些工具的典型用法，旨在演示功能并提供培训教程。
RTLvision: Debug and analyze RTL / HDL code, visualize Verilog / VHDL
RTLvision：调试和分析RTL / HDL代码，可视化Verilog / VHDL
RTL debugging basics RTL调试基础知识
http://www.concept.de/video_RTL_basic.html
http://www.concept.de/mp4/RTL_basic.mp4
Visualize and understand Clock Trees 可视化和理解时钟树
http://www.concept.de/video_RTL_CLK.html
http://www.concept.de/mp4/RTL_CLK.mp4
Tool customization with userware 使用用户软件定制工具
http://www.concept.de/video_userware.html
http://www.concept.de/mp4/userware.mp4
本帖最后由 lcytms 于 2019-2-21 10:43 编辑
参考链接：http://www.newplus.com.cn/cn/product?id=20
http://www.newplus.com.cn/cn/about
中国代理商
新益系统科技有限公司是一家提供专业电子设计、验证、测试产品和方案的高科技公司，其提供的解决方案在电子产品开发中处于领先地位。
公司提供包括电子设计自动化技术，电子设计验证和测试系统，半导体IP，以及电子工程咨询服务等。
总部设立于中国香港，2002年10月成立上海代表处，2006年10月成立北京代表处。
在过去的十几年中，新益系统致力于为中国本土公司和跨国企业提供业界领先的电子设计产品和方案，以及持续的技术支持和服务，并提供专业的培训，帮助客户获得更高的商业价值。
Concept
We provide visualization and debugging technology for electronic circuits and systems, including schematic generation for all major design levels.
Our technology helps electronic design engineers to easily understand, debug, optimize and document electronic designs.
Please check out our products for electronic design engineers and for EDA tool developers.
我们为电子电路和系统提供可视化和调试技术，包括所有主要设计级别的原理图生成。
我们的技术可帮助电子设计工程师轻松理解，调试，优化和记录电子设计。
请查看我们的产品，了解电子设计工程师和EDA工具开发人员。
RTLvision
RTLvision is a RTL Debugger that reads Verilog, VHDL, and SystemVerilog as well as Liberty.
It elaborates the given RTL and displays schematic diagrams, optimized for human readability
RTLvision是一个RTL调试器，可以读取Verilog，VHDL和SystemVerilog以及Liberty。
它详细说明了给定的RTL并显示了针对人类可读性进行了优化的原理图
StarVision
StarVision is a Mixed-Signal Debugger that reads RTL, gate-level, SPICE-level and AMS all together (it is a merger of RTLvision, GateVision and SpiceVision).
StarVision是一个混合信号调试器，它可以同时读取RTL，门级，SPICE级和AMS（它是RTLvision，GateVision和SpiceVision的合并）。 EDA软件巡礼1：Concept RTLvision PRO
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