vvt 发表于 2010-5-2 07:57:09

QuartusII 警告报错信息(warning)以及解决办法汇总

第一种警告
Following 4 pins have nothing,GND,orVCC driving datain port --changes
to this connectivity may change fitting results

原因:第4 脚,空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。如果你的设计中这些端口就是这样用的,那便可以不理会这些warning

vvt 发表于 2010-5-2 07:57:24

第二种警告

Verilog HDL assignment warning at <location>:truncated value with size <number> to match size of target (<number>

原因:HDL设计中对目标的位数进行了设定,如:reg a;而默认为32 位。
措施:改变设定的位数,将位数裁定到合适的大小

vvt 发表于 2010-5-2 07:57:37

第三种警告

Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family

原因:用analyze_latches_as_synchronous_elements setting 可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会。

vvt 发表于 2010-5-2 07:57:54

Found clock-sensitive change during active clock edge at time <time> on register "<name>"
  原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。

vvt 发表于 2010-5-2 07:58:12

All reachable assignments to data_out(10) assign '0', register removed by optimization
  原因:经过综合器优化后,输出端口已经不起作用了

vvt 发表于 2010-5-2 07:58:26

Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
  原因:第9脚,空或接地或接上了电源
  措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源。如果你的设计中这些端口就是这样用的,那便可以不理会这些 warning

vvt 发表于 2010-5-2 07:58:39

Found pins functioning as undefined clocks and/or memory enables
  原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的
作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟。
  措施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual clocks...>...
  注意在Applies to node中只用选择时钟引脚一项即可,required fmax一般比所要求频率高5%即可,无须太紧或太松。

vvt 发表于 2010-5-2 07:59:01

6.Timing characteristics of device EPM570T144C5 are preliminary
  原因:因为MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack
  措施:只影响 Quartus 的 Waveform.

vvt 发表于 2010-5-2 07:59:14

7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
  措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
  

vvt 发表于 2010-5-2 07:59:26

8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs"
  原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间
  措施:在中间加个寄存器可能可以解决问题
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