论坛 › FPGA技术交流 › QuartusII 警告报错信息（warning）以及解决办法汇总

vvt 发表于 2010-5-2 08:02:07

　19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
　　原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目
　　措施：无须理会，不影响使用
　　

vvt 发表于 2010-5-2 08:02:20

20.Timing characteristics of device <name> are preliminary
　　原因：目前版本的QuartusII只对该器件提供初步的时序特征分析
　　措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。
　　

vvt 发表于 2010-5-2 08:02:30

21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
　　原因：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存，但目前的器件不支持这个特性
　　措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器,但实际其实无关紧要
　　

vvt 发表于 2010-5-2 08:02:47

22.Warning:Found xx output pins without output pin load capacitance assignment
　　原因：没有给输出管教指定负载电容
　　解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告

Sunlife 发表于 2015-5-14 13:46:28

Verilog HDL assignment warning at <location>:truncated value with size <number> to match size of target (<number>

原因:HDL设计中对目标的位数进行了设定,如:reg a;而默认为32 位。
措施:改变设定的位数，将位数裁定到合适的大小

508482294 发表于 2021-12-12 17:25:25

QuartusII 警告报错信息（warning）以及解决办法汇总

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