IPO 发表于 2011-6-30 06:07:58

关于FPGA的延时处理

设计一个模块，其中产生四个脉冲信号，需要它们从FPGA出来的脉冲能够对准。求教大家怎么约束布线和延时，使得四个脉冲信号对齐？

IPO 发表于 2011-6-30 06:08:18

ALTERA的话可以讲寄存器约束为FAST IO，这样它们输出到管脚的延时会比较一致

IPO 发表于 2011-6-30 06:08:34

用io逻辑资源输出即可

IPO 发表于 2011-6-30 06:08:45

毕竟不是DDR的PHY，一般的I/O是LVDS。觉得可以将四个脉冲寄存一下输出，并且把那个触发器pack到IO里。即使用I/O自己的触发器。选4个紧挨着的IO。这样的话误差应该很小了吧

beyond5165897 发表于 2011-8-17 22:06:29

主要还是得控制走线

njithjw 发表于 2011-9-10 21:09:14

如果楼主所使用的器件在IOB里面可以支持DDR输出，最好的方式就是使用DDR IO，将高低电平分别接成1，0将要输出的信号作为使能，然后用时钟将其打出去就可以了。

joewa 发表于 2011-11-8 22:12:05

学习了，谢谢各位
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