Verilog HDL 的initial语句
initial语句的格式如下：initial
begin
语句1;
语句2;
......
语句n;
end
举例说明：
[例1]：
initial
begin
areg=0; //初始化寄存器areg
for(index=0;index<size;index=index+1)
memory=0; //初始化一个memory
end
在这个例子中用initial语句在仿真开始时对各变量进行初始化。
[例2]：
initial
begin
inputs = 'b000000; //初始时刻为0
#10 inputs = 'b011001;
#10 inputs = 'b011011;
#10 inputs = 'b011000;
#10 inputs = 'b001000;
end
从这个例子中，我们可以看到initial语句的另一用途，即用initial语句来生成激励波形作为电路的
测试仿真信号。一个模块中可以有多个initial块，它们都是并行运行的。initial块常用于测试文件
和虚拟模块的编写，用来产生仿真测试信号和设置信号记录等仿真环境。 Verilog HDL 的initial语句 Verilog HDL 的initial语句 Verilog HDL 的initial语句 Verilog HDL 的initial语句
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