Verilog HDL 的状态机基本要素与分类
状态机的基本要素有 3 个，其实我们在第一节的举例中都有涉及，只是没有点明，它们是：状态、输出和输入。
· 状态：也叫状态变量。在逻辑设计中，使用状态划分逻辑顺序和时序规律。
比如：设计伪随机码发生器时，可以用移位寄存器序列作为状态；在设计电机
控制电路时，可以以电机的不同转速作为状态；在设计通信系统时，可以用信
令的状态作为状态变量等。
· 输出：输出指在某一个状态时特定发生的事件。如设计电机控制电路中，如
果电机转速过高，则输出为转速过高报警，也可以伴随减速指令或降温措施
等。
· 输入：指状态机中进入每个状态的条件，有的状态机没有输入条件，其中的
状态转移较为简单，有的状态机有输入条件，当某个输入条件存在时才能转移
到相应的状态。
根据状态机的输出是否与输入条件相关，可将状态机分为两大类：摩尔（Moore）型状
态机和米勒（Mealy）型状态机。
· 摩尔状态机：摩尔状态机的输出仅仅依赖于当前状态，而与输入条件无关。
例如图 6-1 所示的例子，将图中的“地点”认为是“状态”，将“功能”认为
是状态的“输出”，则每个输出仅仅与状态相关，所以它是一个摩尔型状态
机。
· 米勒型状态机：米勒型状态机的输出不仅依赖于当前状态，而且取决于该状
态的输入条件。例如图 6-2 所示的例子，将图中的“地点”认为是“状态”，
将“功能”认为是状态的“输出”，将“条件”认为是状态转移的“输入条
件”，大家可以发现，该学生到达什么地方，做什么事情都是由当前状态和输
入条件共同决定，所以它是一个米勒型状态机。
根据状态机的数量是否为有限个，可将状态机分为有限状态机（Finite State Machine，
FSM）和无限状态机（Infinite State Machine，ISM）。逻辑设计中一般所涉及的状态都是有
限的，所以以后我们所说的状态机都指有限状态机，用 FSM 表示。 Verilog HDL 的状态机基本要素与分类 Verilog HDL 的状态机基本要素与分类 Verilog HDL 的状态机基本要素与分类 [ Verilog HDL 的状态机基本要素与分类
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