kakaroto 发表于 2011-8-22 22:29:34

verilog中的这个操作时什么意思？

一下一个计数器的代码，最后(&out)&cin语句进行了什么操作啊？？(&out)啥意思？多谢
module counter(out,cout,data,load,cin,clk );
        output out;
        output cout;
        input data;
        input load,cin,clk;
        reg out;
                always@(posedge clk)
                begin
                        if(load)
                                out <= data;
                        else
                                out <= out + cin;
                        end
        assign cout=(&out)&cin;

endmodule

kakaroto 发表于 2011-8-22 22:44:58

有没有人知道啊

liujilei311 发表于 2011-8-23 07:50:15

这些都是verilog中基本的语法问题，建议你找一本verilog教程学习一下！！！！！！！！！

guyibeijing 发表于 2011-9-4 17:59:39

我也没遇见过这种情况

xpy0601 发表于 2011-9-5 15:42:26

结合Verilog语法分析代码。
然后写一个TestBench，在ModelSim中仿真观察波形怎么变化。

wzichen 发表于 2011-9-8 23:29:24

out自身取位与再与cin按位与....

723563154 发表于 2011-9-9 13:40:56

自己搞定~~~~~~~~~~

njithjw 发表于 2011-9-10 21:20:35

就是计数器计到255之后，cin再输入一个高电平，cout就输出一个高电平。可以认为cout是一个256的进位输出。

wzichen 发表于 2012-3-5 23:04:41

&out是自身按位与的意思,就是把八位的out各位都取与操作.

ChenDongKui 发表于 2012-3-28 14:19:37

&out是缩减运算；
以下是对缩减运算的介绍，缩减运算是对单个操作数进行与、或、非递推运算，最后的运算结果是一位的二进制数。
以reg out为例;
则&out的展开式为out&out&out&out=1'b0;
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