dameihuaxia 发表于 2022-4-22 14:09:37

请问一下，为啥modelsim仿真不出来clock ip分出来的时钟呢？谢谢

请问一下，为啥modelsim仿真不出来clock ip分出来的时钟呢？谢谢

dameihuaxia 发表于 2022-4-22 14:09:59

伟所欲为:
因为处于复位状态

伟所欲为:
或未知态

Bonnie:
我没给它复位呀。。。

追风筝的人:
我的理解是你不给复位就别把这个引脚拉出来，拉出来就要给一个电平值，即便你不复位也要给一个0

追风筝的人:
可以试一下

Bonnie:
好的，我其实不太理解你的意思。。。但是我需要看下这个引脚到底有没有时钟，因为它是后面模块的输入时钟。

Bonnie:
@宋平 

追风筝的人:
就是IP核的复位引脚

追风筝的人:
可以给一个0就不复位，现在这种拉出来了，还不给值，不确定能不能正常使用


dameihuaxia 发表于 2022-4-22 14:10:22

伟所欲为:
因为处于复位状态

伟所欲为:
或未知态

Bonnie:
我没给它复位呀。。。

追风筝的人:
我的理解是你不给复位就别把这个引脚拉出来，拉出来就要给一个电平值，即便你不复位也要给一个0

追风筝的人:
可以试一下

Bonnie:
好的，我其实不太理解你的意思。。。但是我需要看下这个引脚到底有没有时钟，因为它是后面模块的输入时钟。

Bonnie:
@宋平 

追风筝的人:
就是IP核的复位引脚

追风筝的人:
可以给一个0就不复位，现在这种拉出来了，还不给值，不确定能不能正常使用

Bonnie:
哦明白了，复位引脚啥也没给，状态不确定

雷1314521景 发表于 2022-4-23 19:02:53

请问一下，为啥modelsim仿真不出来clock ip分出来的时钟呢？谢谢
http://www.fpgaw.com/forum.php?mod=viewthread&tid=138737&fromuid=59831
(出处: fpga论坛|fpga设计论坛)

zxopenhl 发表于 2022-4-26 08:25:38

估计没设置正确吧 注意pll中复位为高电平
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