论坛 › FPGA技术交流 › `resetall ,这个在一个verilog模块的最开始是什么意思呀?

vvt 发表于 2011-9-21 06:50:00

`resetall ,这个在一个verilog模块的最开始是什么意思呀?

`resetall ,这个在一个verilog模块的最开始是什么意思呀?

vvt 发表于 2011-9-21 06:50:13

是关键字？
还是上头有define 定义参数

vvt 发表于 2011-9-21 06:50:31

`resetall
`timescale 1ns/100ps

`define TOTAL_BITS   11
`define EXTEND_CODE16'hE0
`define RELEASE_CODE 16'hF0
`define LEFT_SHIFT   16'h12
`define RIGHT_SHIFT16'h59


module ps2_keyboard_interface (
clk,
reset,
ps2_clk,
ps2_data,...........

vvt 发表于 2011-9-21 06:50:47

是个关键字了，不用想了

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