求助：关于PWM发生器的设计
本帖最后由 fantastic88 于 2012-3-20 13:49 编辑毕业设计要做这个，原理上我大致清楚， 就是 DDS 模块产生正弦信号，然后和载波三角波进行比较，然后根据比较大小 输出 1 ，0
但是我有点问题
1. 假如我设计出了verilog语言，功能仿真能过的话，是不是大头搞定了？后面只需要稍微调试下？
2.关于DDS 正弦信号产生的问题： 一般的做法 是 查表。 把相位累加器和频率控制字 相加 作为地址 去查询ROM内 SIN的值 然后输出。
那么 （1）ROM 内0~360度 sin 的值 （假如是1024个） 怎么存进ROM? FPGA 有什么可以直接存的吗，没有的话怎么存？
（2）相位累加器 又是什么概念？ 我的理解就是个计数器的初值啊，每过一个时钟周期，按频率控制字为步长增加一个360周期？
3. 这就是电力电子的问题了，假如我 sin 出来了， 那么 三角波的频率和幅值有什么规定吗，或者怎么样设置合理？按照采样定律的话 三角波频率最低是sin的两倍以上就可以了（当然我可以取10倍）？但是幅值又怎么确定？只要比sin 的最大值大就可以了？
4 对了，对于DDS产生的sin的值，平时说最大是1，这里应该按比例放大很多倍了吧
另外 dds模块的话 ISE内部的IP核好像就有，但是我不会用，打开看了下那个文件只能作为 测试，貌似不能综合的，而且输出只有6位， 我也不会用，希望有大神不吝赐教！ 加个qq也好
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