FPGA关于差分线配置的问题
本人最近利用Quartus的ip核配置了DDR控制器，在分配引脚的时候，想让clk设置为差分输出，结果发现只有配置为lvds电平或者只有配置为 differential 1.8V sstl-class II才行，但是实际上这是有问题的1.如果设置为LVDS，综合适配的时候就会报错，说与bank的其他引脚电平不兼容，而且实际上，DDR的电平标准是SSTL1.8的
2.如果设置为differential 1.8V sstl-class II，这样就只有用专用的引脚了，包括专用时钟输入引脚和PLL_OUT引脚，这个太少了，因为还有其他作用
从cyclone的芯片手册上看，是有很多差分对引脚的，但是却不能配置，这个太让人无语了，遇到相同问题的人不知道怎么弄得，求助！ 时钟输出肯定要使用时钟专用引脚，道理上是完全够的，不知大哥作何用处了.-_-.
来点详细资料吧，俺也学习学习
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