模拟IC设计与使用VHDL语言设计IC的区别
模拟IC设计与使用VHDL语言设计IC的区别感觉模拟IC设计就应该是设计模拟电路.设计运放等,通过设计电路、在硅片上搭建TTL.CMOS......从而做成IC芯片;) je* h7 N% r/ g+ d; N" j9 X
而我经常看到说IC设计就是使用HDL VHDL语言设计IC,写好HDL VHDL语言后烧录到FPGA.CPLD.......从而做成芯片。
我想问的是这两者有什么区别? 所应用的平台不一样! 模拟IC设计与使用VHDL语言设计IC的区别 模拟IC设计与使用VHDL语言设计IC的区别
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