VVIC 发表于 2010-6-26 00:38:22

在FPGA上验证能跑起来，相同代码，CPLD上跑不起来

在FPGA上验证能跑起来，但是相同的代码，改用CPLD后，跑起来的逻辑就完全乱了，这会是什么原因啊？
器件分别是：FPGA EP2C35
      CPLDEPM3256

时钟很慢，只有14.31818M

望高手解答，谢谢了！
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