求助,VHDL语言设计,急!
本帖最后由 fpgaw 于 2010-7-12 12:18 编辑我们的设计题目是( 数据采集和反馈控制系统),要求用一片HDPLD器件、模数转换器ADC和数模转换器DAC构成一个数据采集系统. 系统的功能如下：
1.系统按一定速率采集输入电压vi，经ADC转换为8位数字量DATA;
2.输入数据与存放于由HDPLD实现的控制器和数据处理器（简称CODP)内的标
准数据相减，求得带极性位的差值±Δ（数字量）；
3.差值之绝对值送至DAC转换为Δv，它和特定的极性判别电路共同输出
±Δv；
4.数据采集和处理均在控制器的管理下有序进行。工作速率由时钟信号CLK
的速率决定。
请用鼠标点击一下下面的设计图，就可看清了！ 这是要干什么？<br>
应该比较简单的东西啊，a/d.d/a都是现成的，只要<br>
搞清出接口时序就行了，其它就是一个减法的实现
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