longt 发表于 2010-6-26 12:27:14

你值得输出是寄存器就是指综合成dff而不是wire吧？

VVIC 发表于 2010-6-26 13:20:07

12楼的朋友.不是这样的,输出类型是reg类型.但是放在always块中的敏感变量是always(a or b)型的.<br>
<br>
综合出来还是组合电路.这个并没有和1楼兄弟说的冲突啊.

tim 发表于 2010-6-26 14:39:25

关于initial，我想问的是，是不是所有的编译器都不支持呢？那书上那么多的例子怎么来的，是不是都是纸上谈兵。最起码我用maxplus就不能编译

CHA 发表于 2010-6-26 14:52:59

讲地很好 讲地很好

ICE 发表于 2010-6-26 15:36:42

在模块化设计中，一般都是将输出全弄成reg，各模块之间的连线是wire。

longtim 发表于 2010-6-26 15:54:28

不错。

usd 发表于 2010-6-26 16:01:17

希望楼主能多来讲讲！

VVIC 发表于 2010-6-26 16:32:55

不错，受教了

longtime 发表于 2010-6-26 17:46:24

有点明白了，还是要继续努力啊！！

VVIC 发表于 2010-6-26 18:38:06

initial主要用于testbench测试平台中，不能被编译的<br>
主要用于仿真
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查看完整版本: wire对应于连续赋值，reg对应于过程赋值