论坛 › FPGA技术交流 › wire对应于连续赋值，reg对应于过程赋值

CHANG 发表于 2010-6-26 18:53:43

讲的很清楚,  攒一个!

CHANG 发表于 2010-6-26 20:47:30

精辟<br>
楼主分析得精辟

HDL 发表于 2010-6-26 21:26:41

always@（a or b or c）形式综合出的组合逻辑<br>
和assign形式的综合出的组合逻辑<br>
是一样的么？

VVIC 发表于 2010-6-26 22:56:46

好文，<br>
连我也说好，那肯定是好

ICE 发表于 2010-6-26 23:22:56

回答24楼兄弟：always@（a or b or c）形式综合出的组合逻辑<br>
和assign形式的综合出的组合逻辑一般都是一样的。<br>
&nbsp; &nbsp;&nbsp;&nbsp;不过一般推荐前一种用always，综合器比较认！

ups 发表于 2010-6-27 01:04:13

--------------------------------------------------------------------------------<br>
讲得很明白，谢谢

UFO 发表于 2010-6-27 02:39:28

是啊。<br>
外部输出只有是寄存器型的才不会有毛刺，如果是组合逻辑输出的话，各个输出位的延时情况不一致，就会有毛刺。所以在FSM设计中的经典三段论都是要求寄存器型输出的。

ngtim 发表于 2010-6-27 03:24:46

always@（a or b or c）形式综合出的组合逻辑<br>
和assign形式的综合出的组合逻辑<br>
这两者综合出来的逻辑我觉着不一样吧，<br>
上一种综合出来的是触发器，但不是钟控的；<br>
下一种纯粹是组合逻辑，由与或非三种基本逻辑构成的稍复杂的逻辑，多用于开关电路。<br>
不知道我这样理解对不？

CCIE 发表于 2010-6-27 05:01:36

以前好像看过了！！！

Sunlife 发表于 2015-6-25 11:03:42

整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。<br>
<br>
这句话说的很好

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