ICE 发表于 2010-6-26 02:16:52

fpga新手有关verilog中全等号===的使用

本帖最后由 fpgaw 于 2010-7-3 06:14 编辑

===是可综合的吗？综合后成为什么样子？常用吗？？请高手指点

interi 发表于 2010-6-26 03:10:08

由本书上说===和！==都不能用于综合

VVC 发表于 2010-6-26 03:36:31

没见过有人用的，只是看到一些语法书上介绍过，没什么用处吧
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