ANG 发表于 2010-6-27 23:16:32

verilog菜鸟问题

本帖最后由 fpgaw 于 2010-7-11 12:09 编辑

input A;
input B;
reg result;

assign result=sel?A:B;


这样的小程序在quartus8综合后的电路图上面，总是显示A和B被MUX2TO1选择，无法同时选择两位，
也就是说，A和B悬空，永远无用。这种情况是怎么回事呢？应该怎么改？

longtime 发表于 2010-6-28 01:13:21

已经解决，谢谢关注
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