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usb 发表于 2010-6-28 00:49:55

verilog请教一个小问题

input in; //定义输入是2位的数据
output out; //定义输出是2位的数据
reg out;
....
out={out,in}; //使用拼接符
输入和输出都是2位的，把它们拼接在一起的值赋给输出端，结果是怎样的？比如呢？

希望各位达人不吝赐教！感激不尽！verilog

VVC 发表于 2010-6-28 01:56:50

打错了，应该是：<br>
input&nbsp;&nbsp;in;&nbsp; &nbsp;&nbsp;&nbsp;//定义输入是1位的数据<br>
output out;&nbsp; &nbsp;//定义输出是2位的数据<br>
reg out;<br>
....<br>
out={out,in};&nbsp; &nbsp;//使用拼接符

VVC 发表于 2010-6-28 03:43:56

结果是警告加输出什么也没有撒

ANG 发表于 2010-6-28 05:32:33

out={out,in}

amyxxf 发表于 2010-8-20 20:16:49

you can try in modelsim ...............

wangziaiyun 发表于 2010-8-25 20:35:57

同意4楼的答复

jhy222222 发表于 2010-8-26 13:41:38

顶四楼的。

sprone 发表于 2010-8-26 23:48:34

我怎么觉得是out={out,in}。。。
有点移位的意思在里面。。。

honglinlang 发表于 2010-8-28 12:20:22

verilog 的截断的话，都是两位的，那应该就是 out = in

a8826345b 发表于 2010-9-7 00:41:54

拼接之后位数有三位，而out只有两位，位数不统一

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