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interige 发表于 2010-6-27 23:27:04

verilog中@（）语句的探索与讨论

在电路的设计中实时遇到这种情况 @（），我们通常遇到的是always @（）这种情况，为此我写了个测试代码，以讨论

module a(clock,a,b,c);
input a,b,clock;
output c;
reg tmp;
always @(posedge clock)
begin
@(posedge a or posedge b)//注意这儿
tmp=a+b;
end
assign c=tmp;
endmodule

在quartus下综合可综合

综合出来的的电路图与波形如下所示

UFO 发表于 2010-6-28 00:36:43

还真有点意思

FFT 发表于 2010-6-28 01:48:55

看不明白 
,请高手指点

ups 发表于 2010-6-28 02:36:02

其实就是一个简单的加法器，只是输出是在时钟的控制下而已， 
@（）是指满足括号中的内容的条件下只执行一次 
而前面加一个always 是指只要条件满足就一直执行

UFP 发表于 2010-6-28 03:40:39

这还可以综合？？不可思议，没用过，最起码不是好的代码风格

UFP 发表于 2010-6-28 05:28:57

你说的很正确，我就是在知道@（）什么意思的前提下，看看究竟在电路中能不能实现。这种设计不知在电路中是否常用到。一般在什么情况下用它。 
谢谢！

CCIE 发表于 2010-6-28 07:18:50

看了时序仿真图，感觉太奇怪了。时钟似乎不应在值变化时翻转。 
难道没有建立时间与保持时间吗?

CHA 发表于 2010-6-28 07:33:11

有意思,学习

CHANG 发表于 2010-6-28 07:40:26

以前没有见过这样写的，有何妙用呀？？？

ANG 发表于 2010-6-28 08:16:49

在好多的仿真文件中可能会见到这样的，在设计的可综合的文件中，截至现在我没有见过 
一下是一个双端口RAM的测试，来自Actel的官方文件中 
`timescale 1 ns/100 ps 
module test; 
parameter width = 8; // bus width 
parameter addr = 8; // # of addr lines 
parameter numvecs = 20; // actual number of vectors 
parameter Clockper = 1000; // 100ns period 
reg Data; 
reg WAddress, RAddress; 
reg Clock, WE, RE,rst;  //addition rst 
reg data_in ; 
reg data_out ; 
wire Q; 
integer i, j, k, numerrors; 
ram u0(.data(Data), .q(Q), .clk(Clock), 
.rst(rst), 
.wen(WE), 
.ren(RE), .waddr(WAddress), .raddr( 
RAddress)); 
initial 
begin 
// sequential test patterns entered at neg edge Clock 
data_in=8'h00; data_out=8'hxx; 
data_in=8'h01; data_out=8'hxx; 
data_in=8'h02; data_out=8'hxx; 
data_in=8'h04; data_out=8'hxx; 
data_in=8'h08; data_out=8'hxx; 
data_in=8'h10; data_out=8'hxx; 
data_in=8'h20; data_out=8'hxx; 
data_in=8'h40; data_out=8'hxx; 
data_in=8'h80; data_out=8'hxx; 
data_in=8'h07; data_out=8'h01; 
data_in=8'h08; data_out=8'h02; 
data_in=8'h09; data_out=8'h04; 
data_in=8'h10; data_out=8'h08; 
data_in=8'h11; data_out=8'h10; 
data_in=8'h12; data_out=8'h20; 
data_in=8'h13; data_out=8'h40; 
data_in=8'h14; data_out=8'h80; 
data_in=8'haa; data_out=8'h80; 
data_in=8'h55; data_out=8'haa; 
data_in=8'haa; data_out=8'h55; 
end 
initial 
begin 
rst=0; 
Clock = 0; 
WE = 0; 
RE = 0; 
WAddress = 0; 
RAddress = 0; 
Data = 0; 
numerrors = 0; 
#200 rst=1;  //there rst reset to ram 
#200 rst=0; 
end 
always#(Clockper / 2) Clock = ~Clock; 
initial 
begin 
#2450 WE = 1; 
#8000 WE = 0; 
RE = 1; 
#8000 RE = 0; 
WE = 1; 
#1000 RE = 1; 
end 
initial 
begin 
#1450; 
for (k = 0; k <= width; k = k + 1) 
#1000 WAddress = k; 
WAddress = 0; 
end 
initial 
begin 
#9450; 
for (j = 0; j <= width; j = j + 1) 
#1000 RAddress = j; 
RAddress = 0; 
end 
initial 
begin 
$display("\nBeginning Simulation..."); 
//skip first rising edge 
for (i = 0; i <= numvecs-1; i = i + 1) 
begin 
@(negedge Clock); 
// apply test pattern at neg edge 
Data = data_in; 
@(posedge Clock)                                        
#450; //45 ns later 
// check result at posedge + 45 ns 
$display("Pattern#%d time%d: WE=%b; Waddr=%h; RE=%b; Raddr=%h; Data=%h; Expected Q=%h;Actual Q=%h", i, $stime, WE, WAddress, RE, RAddress,Data, data_out, Q); 
if ( Q !== data_out ) 
begin 
$display(" ** Error"); 
numerrors = numerrors + 1; 
end 
end 
if (numerrors == 0) 
$display("Good! End of Good Simulation."); 
else 
if (numerrors > 1) 
$display( 
"%0d ERRORS! End of Faulty Simulation.", 
numerrors); 
else 
$display( 
"1 ERROR! End of Faulty Simulation."); 
#1000 $finish; // after 100 ns later 
end 
endmodule

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