CCIE 发表于 2010-6-28 09:50:30

@(posedge a or posedge b)

HDL 发表于 2010-6-28 11:44:39

你试着把你那行注释掉在仿真和综合<br>
你会发现什么呢<br>
你那行唯一的作用增加了一个warning罢了<br>
强烈不推荐在电路设计代码上创新<br>
hdl是硬件描述语言而不是硬件设计语言
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查看完整版本: verilog中@（）语句的探索与讨论