inter 发表于 2010-6-27 23:55:26

乘法器用VHDL如何编写

本帖最后由 fpgaw 于 2010-7-16 10:14 编辑

乘法器用VHDL如何编写9位乘以9位，有一位符号位。
         输出结果要截取9位，不是18位。


截取方法已知道
现需要程序。本人编了一个但是编译不了。
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