ANG 发表于 2010-6-28 08:55:08

在引脚上加上约束

AAT 发表于 2010-6-28 08:59:30

执行timing wizard即可

encounter 发表于 2010-6-28 10:51:36

这种警告信息可以不管的

interige 发表于 2010-6-28 05:12:15

没有定义时钟.

inter 发表于 2010-6-28 06:42:17

加入时序约束就可以了，在assignment/setting里面，定义一个独立时钟就可以了
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查看完整版本: quartusII 中用Verilog写了几个很简单的模块但在编译时总出现这样的warning: