verilog 中define和parameter定义常量的区别?
verilog 中define和parameter定义常量的区别?,他们的适用范围分别有多大呀,我现在想在顶层模块中定义一个常量,方便以后修改数值,但希望这个常量在子模块中也能用,我试过用上面两种定义方法都不行,请问有没有可行的方法?谢谢! 怎么没有人回复呀,急用! 当某个模块在另一个模块内被引用时，高层模块可以改变低层模块的参数值。<br>可以用defparam或者直接带参数引用试一下 ’define<br>
一旦‘define指令被编译，其在整个编译过程中都有效。例如，通过另一个文件中的’define指令，定义的常量可以被其他文件中被调用。直到遇到‘undef<br>
parameter<br>
只在定义的文件中有效，在其它文件中无效 同意楼上的，一般的文件都使用parameter，操作方便，而且在超出文件的范围以后不会出现<br>
参数的冲突。 哦，一直搞不明白，现在知道了。 在使用状态机时候区别挺大的<br>
状态机的定义可以用parameter 定义，但是不推荐使用`define 宏定义的方<br>
式，因为'define 宏定义在编译时自动替换整个设计中所定义的宏，而<br>
parameter 仅仅定义模块内部的参数，定义的参数不会与模块外的其他状态机<br>
混淆。例如一个工程里面有两个module 各包含一个FSM，如果设计时都有<br>
IDLE 这一名称的状态，如果使用'define 宏定义就会混淆起来，如果使用<br>
parameter 则不会造成任何不良影响。 建议用parameter 这样可以很容易修改 类似于局部变量与全局变量 parameter 多用。 不错。<br>
刚清楚。
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