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UFO 发表于 2010-6-27 23:44:03

怎么用数据流描述？？？？

本帖最后由 fpgaw 于 2010-7-3 06:38 编辑

怎么用数据流描述？？？？
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY cmp IS
PORT(A1,B1,A0,B0:IN STD_LOGIC;
Y1,Y2,Y3:OUT STD_LOGIC);
END ENTITY cmp ;
ARCHITECTURE one OF cmp IS
BEGIN
PROCESS(A1,B1,A0,B0)
BEGIN
IF A1>B1 THEN
Y1<='1';
ELSIF (A1=B1) AND A0>B0 THEN
Y2<='1';
ELSIF A1<B1 THEN
Y3<='1';
END IF;
END PROCESS;
ENDARCHITECTUREone ;
推荐几本可以在网上下的ＶＨＤＬ的书吧！！！！

inter 发表于 2010-6-28 00:58:47

数据比较有简单的方法<br>
数据流方式你要知道真值表，应该很简单~就是输出用输入的布尔式子表示就可以了哦<br>
use ieee.std_logic_arith.all;<br>
entity cmp is<br>
port(a,b:in std_logic_vector(1 downto 0);<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;y
        http://bbs.vibesic.com/images/smilies/default/shocked.gif
ut std_logic_vector(2 downto 0));<br>
end ;<br>
architecture ff of cmp is<br>
begin<br>
&nbsp;&nbsp;if(a&gt;b)then<br>
&nbsp; &nbsp; y&lt;="001";<br>
elsif(a=b)then<br>
&nbsp; &nbsp;y&lt;="010";<br>
else <br>
&nbsp; &nbsp;y&lt;="100";<br>
end if;<br>
........

ups 发表于 2010-6-28 01:01:22

描述这个程序比VHDL简单多了

CCIE 发表于 2010-6-28 01:39:24

先列真值表，写出表达式，化简，最后用简单赋值语句写就OK了

ngtim 发表于 2010-6-28 03:29:32

谢谢各位啦

longtime 发表于 2010-6-28 04:29:42

库文件应该是std_logic_unsigned吧？

CTT 发表于 2010-6-28 06:19:26

确实本人也觉得用Verilog要好!

longt 发表于 2010-6-28 08:06:26

学校开的这门课<br>
Verilog自学范围

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