ups 发表于 2010-6-28 10:19:23

怎么都没人回答呢？

CTT 发表于 2010-6-28 11:16:21

原帖由 ljmdiy 于 2007-2-7 18:01 发表<br>
library ieee;<br>
use ieee.std_logic_1164.all;<br>
use ieee.std_logic_arith.all;<br>
use ieee.std_logic_unsigned.all;<br>
package sim is<br>
&nbsp;&nbsp;component ncoaw<br>
&nbsp; &nbsp;port( reset :in std_logic;&nbsp;&nbsp;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;clk&nbsp; &nbsp;:in&nbsp;&nbsp;... <br>
这个package有需要吗？<br>
<br>
LZ的代码里不是有这段：<br>
entity ncosaw is<br>
&nbsp; &nbsp; port( reset :in std_logic;&nbsp;&nbsp;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;clk&nbsp; &nbsp;:in std_logic;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;sync&nbsp;&nbsp;:in std_logic;--同步信号，当sync为1时，相位累加器清0<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;freq&nbsp;&nbsp;:in std_logic_vector(15 downto 0);--输入频率值<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;saw_out: out std_logic_vector(7 downto 0)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;);<br>
end ncosaw;<br>
-----------------------------<br>
-----------------------------<br>
看下面这个<br>
library work;<br>
use work.sim.all;<br>
这样写还有意义吗？ 有必要吗？<br>
&nbsp;&nbsp;有点蒙了....&nbsp; &nbsp;<br>
<br>
望大侠赐教～～～<br>
<br>
[ 本帖最后由 ljmdiy 于 2007-2-7 18:04 编辑 ]个人认为，就我目前使用的这些工具来说，不需要。

ANG 发表于 2010-6-28 12:40:32

从大家的讨论中收获，新手在此感谢~！！！

CTT 发表于 2010-6-28 13:40:23

看不懂哦<br>
高手解释一下三
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查看完整版本: VHDL实现16位精度锯齿波