ANG 发表于 2010-6-28 00:17:32

verilog帮忙看看这个小程序那错

verilog帮忙看看这个小程序那错

增加对sum的线宽说明wire sum;

其实不用对sum的线宽说明也是可以的，因为它默认是wire 型，

我跑了一下没问题。

encounter 发表于 2010-6-28 01:55:23

是不是你没有在这个模块的顶层模块定义sum的位宽啊？

interig 发表于 2010-6-28 03:11:26

或者是你的tb没有定义

HANG 发表于 2010-6-28 03:56:11

对output ,默认的就是wire

ups 发表于 2010-6-28 05:19:16

感觉写得怪怪的

ICE 发表于 2010-6-28 06:15:11

output不定义类型默认的是wire类型的阿，应该不会有什么问题的。

ANG 发表于 2010-6-28 06:27:58

原帖由 qusanqing 于 2006-10-16 14:56 发表<br>
module adder( sum, a, b );<br>
output&nbsp;&nbsp;sum;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;这不是已经定义了吗?<br>
input&nbsp;&nbsp;a, b;<br>
assign sum=a+b;<br>
endmodule<br>
在对测试模块进行编译时，<br>
a、b信号通过显式说明可以知道它们的类型与线宽，<br>
但sum找不到 ... 不用增加说明也可以跑啊，用quartusii试过可以

AAT 发表于 2010-6-28 06:32:59

谢谢了,可能是那本电子书写的有问题吧.

CHANG 发表于 2010-6-28 06:58:34

不过好像比较好的coding style 是要求把这些都写全的。

HDL 发表于 2010-6-28 08:29:36

一半严格要求把定义一下<br>
<br>
虽然它默认的类型也是wire型
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