usb
发表于 2010-6-28 08:42:48
DATE<=Dout1&Dout2就可以拉
longtim
发表于 2010-6-28 10:28:33
在verilog里，组合数的写法是用花括号的： a = {b, c}, 其中a的位宽是b的位宽＋c的位宽； 在vhdl中，组合数的写法是用“&”号的： <br>
a <= b & c；这个等同于verilog里的 a={b, c};因为在vhdl中&不是与操作符号， vhdl中的与操作符号是“ and”
