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interi 发表于 2010-6-28 00:38:38

计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？

计数器计数（假如可以计数0到100），有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？

encounter 发表于 2010-6-28 02:23:44

你已经说了很清楚了，看看书就可以写了 
 
good luck !

ATA 发表于 2010-6-28 04:04:25

??????????if

encounter 发表于 2010-6-28 05:43:34

我也是感觉楼主讲的很明白了，呵呵

usb 发表于 2010-6-28 05:52:17

各位见谅： 
可不可以看看这个程序，我还是修改不对，总是在q+2等地方出错。谢谢了！ 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all; 
entity shiyan36 is 
port(cp:in std_logic; 
     res:in std_logic; 
     d:in std_logic_vector(2 downto 0); 
     vt_one,vt_two
http://bbs.vibesic.com/images/smilies/default/shocked.gif
ut std_logic); 
end shiyan36; 
architecture a of shiyan36 is 
signal wave1,wave2:std_logic; 
signal q:integer; 
begin 
u1:process(d) 
begin 
q<=conv_integer(d); 
end process; 
u2:process(cp,res,q) 
variable temp:integer range 0 to 7; 
begin 
    if res='0' then 
    temp:=0; 
    elsif rising_edge(cp) then    
     temp:=temp+1; 
     case temp is 
      when 0 to q=> wave1<='0';wave2<='0'; 
      when q to q+2=> wave1<='1';wave2<='0'; 
      when q+2 to q+4 => wave1<='0';wave2<='0'; 
      when  q+4 to q+6=> wave1<='0';wave2<='1'; 
      when others=> wave1<='0';wave2<='0'; 
      end case; 
end if; 
end process; 
vt_one<=wave1; 
vt_two<=wave2; 
end a;

ups 发表于 2010-6-28 07:15:36

有这么复杂吗,我帮你做一个吧!

CHAN 发表于 2010-6-28 08:36:33

-------------------------------------------------------------- 
-- library 
-------------------------------------------------------------- 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
use ieee.std_logic_arith.all; 
 
-------------------------------------------------------------- 
-- entity 
-------------------------------------------------------------- 
entity cnter is 
  port ( 
         RST          : in  std_logic;  ----reset signal 
         CLK          : in  std_logic; 
         Y            : out  std_logic; 
   ); 
end cnter; 
 
-------------------------------------------------------------- 
-- architecture 
-------------------------------------------------------------- 
architecture RTL of cnter is 
 
signal n_counter  : integer range 0 to 100 := 0; 
signal n_y        : std_logic; 
 
begin 
 
p_n_counter : process(CLK, RST) 
begin 
  if(RST = '0') then 
    n_counter <= 0; 
    n_y <= '0'; 
 
  elsif(CLK'event and CLK = '1') then 
    if(n_counter < 100) then 
      n_counter <= n_counter + 1; 
    else 
      n_counter <= 0; 
    end if; 
end process; 
 
p_n_y : process(n_counter,RST) 
begin 
  if(RST = '0') then 
    n_y <= '0'; 
   
  elsif((n_counter >= 0) and 
        (n_counter <= 31)) then 
    n_y <= '1'; 
  elsif((n_counter >= 32) and 
        (n_counter <= 63)) then 
    n_y <= '0'; 
  else 
    n_y <= '1'; 
  end if; 
end process; 
 
  Y <= n_y; 
 
end RTL; 
 
我写的也是乱糟糟的,要下班了,你看看吧!! 
 
计数器最好用integer型来写比较容易!

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计数器？有个输出y，怎么使y在0到32为1 ，在32到64为1，64到100又为0？