论坛 › FPGA技术交流 › 在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？

ICE 发表于 2010-6-28 00:43:22

在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？

在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？ 还有，好象不能用clk'event来把两个时钟沿包括进去，有什么办法解决吗？

谢谢各位大侠不吝赐教

usb 发表于 2010-6-28 01:52:14

不需要劳各位打下的驾， 本小虾来给你说<br>
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上升沿是clk'event and clk='1', 那下降沿就是clk'event and clk='0'。<br>
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至于后一个问题我就不知道了<br>
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HANG 发表于 2010-6-28 03:49:50

原帖由 wuwu 于 2007-1-24 17:12 发表<br>
不需要劳各位打下的驾， 本小虾来给你说<br>
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上升沿是clk'event and clk='1', 那下降沿就是clk'event and clk='1'。<br>
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至于后一个问题我就不知道了 那下降沿就是clk'event and clk='0'<br>
如果要分开对上升沿和下降沿判定,可把上升沿和下降沿分两个模块来写<br>
但不鼓励用双沿这种方法

interi 发表于 2010-6-28 05:17:40

clk'event就是指&ldquo;时钟翻转&rdquo;这一事件<br>
直接用它，应该没问题的，<br>
比如，if (clk'event)，我好像用过的。<br>
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不过楼上地说的很对，很少同时用两个沿触发。<br>
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不过下降沿是有用的，比如上升沿时更新reg，那么下降沿的时候送进date一般不会有问题，满足set up 和hold time原帖由 shakayang 于 2007-1-24 16:29 发表<br>
我想问一下，在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？ 还有，好象不能用clk'event来把两个时钟沿包括进去，有什么办法解决吗？<br>
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谢谢各位大侠不吝赐教

usb 发表于 2010-6-28 05:43:55

这个我也看到过有关的帖子,不建议两个时钟沿同时用,但是奇数分频好象必须要用两个时钟沿啊<br>
而且,CLK'EVENT我用过,但是始终都是错误

UFP 发表于 2010-6-28 07:22:28

不建议同时使用

ngtim 发表于 2010-6-28 08:31:00

不需要的这样用的啊<br>
PROCESS(CLK)就是两个跳沿啊！

AAT 发表于 2010-6-28 09:03:44

不要钻这种牛角尖，有些人可能认为同时使用时钟的两个沿能提高设计的性能，其实这样会降低系统的可靠性，最终会降低系统的性能。若要分频或倍频，可以使用象xilinx的DCM等专用元件。确实要用双沿触发的，比如DDR，也要用DCM等进行时钟反相，使用原clk和反相后的clk，同时还要使用专用的双沿触发的FF才行。

HANG 发表于 2010-6-28 09:55:24

就是那样额

ATA 发表于 2010-6-28 09:58:44

原帖由 shakayang 于 2007-1-29 19:20 发表<br>
这个我也看到过有关的帖子,不建议两个时钟沿同时用,但是奇数分频好象必须要用两个时钟沿啊<br>
而且,CLK'EVENT我用过,但是始终都是错误 其实基数分频还是可以用两个模块来解决，而且这样比较简洁明了。

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