论坛 › FPGA技术交流 › 在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？

ANG 发表于 2010-6-28 22:50:13

学习。。。。。。。。。

CTT 发表于 2010-6-29 00:00:46

是的，一个结构体中不建议用两个边沿触发

interige 发表于 2010-6-29 00:18:38

加强学习！！！！！！！！！！！

yaoqigui 发表于 2010-6-29 16:09:24

哈哈，很简单的问题，可惜来晚了

shifenglian 发表于 2010-7-28 12:25:30

支持楼上的观点！

查看完整版本: 在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？