论坛 › FPGA技术交流 › 三分频的verilog程序

CTT 发表于 2010-6-28 23:02:35

学习啦，共同进步~！！

slw56 发表于 2010-7-25 15:31:29

其实如果作输出占空比为二分之一的奇数分频，可以只用一个时钟。但是用输入时钟的上升沿和下降沿技术。
如：输入时钟为freq，输出时钟为outfreq用j奇数，在做N分频时，则可以如下表示：
always @(posedge freq or negedge freq)
begin
if(j==N-1)
begin
j<=0;
outfreq<=~outfreq;
end
else
j<=j+1;
end
这种方法可以在奇数或者是偶数分频是都适用。前提是输出时钟占空比要为0.5。

slw56 发表于 2010-7-25 15:31:45

其实如果作输出占空比为二分之一的奇数分频，可以只用一个时钟。但是用输入时钟的上升沿和下降沿技术。
如：输入时钟为freq，输出时钟为outfreq用j奇数，在做N分频时，则可以如下表示：
always @(posedge freq or negedge freq)
begin
if(j==N-1)
begin
j<=0;
outfreq<=~outfreq;
end
else
j<=j+1;
end
这种方法可以在奇数或者是偶数分频是都适用。前提是输出时钟占空比要为0.5。

Sunlife 发表于 2015-5-14 10:13:58

      tb有问题阿

508482294 发表于 2021-12-12 17:26:26

三分频的verilog程序

大鹏 发表于 2021-12-30 17:46:01

三分频的verilog程序

zxopenhl 发表于 2022-7-11 19:17:27

三分频的verilog程序

zxopenhl 发表于 2022-8-22 10:06:48

三分频的verilog程序

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