ups 发表于 2010-6-27 23:20:37

请教Verilog的问题data;这句中既然是定义了一位的，为什么又要定义成[0..0]这样的形式

本帖最后由 fpgaw 于 2010-7-3 06:04 编辑

学习Verilog中，遇到了这么一个问题，data;这句中既然是定义了一位的，为什么又要定义成这样的形式呢，希望大家指点

longt 发表于 2010-6-28 00:30:01

这只是一种定义方式,有些综合器支持一位总线的定义

CTT 发表于 2010-6-28 01:47:45

能不能说的具体一些呢<br>
&nbsp;&nbsp;在此谢过了

longtim 发表于 2010-6-28 02:12:43

其实是便于脚本生成verilog源文件

ups 发表于 2010-6-28 02:27:07

学习到了~

tim 发表于 2010-6-28 03:51:40

又长见识了

inter 发表于 2010-6-28 04:27:21

恩,顶下,二楼说的没错

tim 发表于 2010-6-28 06:05:15

这个论坛的确不错！！

inter 发表于 2010-6-28 07:09:52

顶<br>
长见识啦

longtime 发表于 2010-6-28 09:00:19

呵呵，第一次听
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