yyl494577003 发表于 2013-5-16 18:32:46

always@(1)和always@(posedge clk)有什么区别

模块中用always@(1)时，modelsim仿真时，没有输出结果；
而改用always@(posedge clk)时，仿真时，有正确的输出结果。
请各位大虾指教！！！谢谢！

yyl494577003 发表于 2013-5-16 18:34:47

补充：设计要求是always块一直执行。

gusumurong 发表于 2013-5-16 19:23:49

always@(1)肯定不会有结果啦。时序电路嘛，肯定要求()里是变化的东西，不能是固定的东西啊。

yyl494577003 发表于 2013-5-19 21:14:46

gusumurong 发表于 2013-5-16 19:23 static/image/common/back.gif
always@(1)肯定不会有结果啦。时序电路嘛，肯定要求()里是变化的东西，不能是固定的东西啊。

电平触发的always块也可以生成组合逻辑的啊，所以我设了“1”，让always块不断触发？

至芯兴洪 发表于 2013-5-19 21:44:11

不管是组合还是时序，括号内是变量名，你的1是变量名吗

yyl494577003 发表于 2013-5-20 19:19:52

always块中，必须是变量啊，原来如此！谢谢！如果能告知此规定的出处就更好了？

gusumurong 发表于 2013-5-21 09:44:59

yyl494577003 发表于 2013-5-20 19:19 static/image/common/back.gif
always块中，必须是变量啊，原来如此！谢谢！如果能告知此规定的出处就更好了？

任何一本教材上，都能找到这个。。
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