论坛 › FPGA技术交流 › 在VHDL定义程序时包，定义元件时，要不要在包体中申明，要是申明的话，怎么样去申明？

vvt 发表于 2010-9-12 17:27:15

在VHDL定义程序时包，定义元件时，要不要在包体中申明，要是申明的话，怎么样去申明？

请教大家一个问题，在VHDL定义程序时包，定义元件时，要不要在包体中申明，要是申明的话，怎么样去申明？

查看完整版本: 在VHDL定义程序时包，定义元件时，要不要在包体中申明，要是申明的话，怎么样去申明？