论坛 › FPGA技术交流 › verilog里面的'timescale等时延语句是不是只用在仿真测试里面的，是不可综合的？

vvt 发表于 2010-11-24 05:53:53

verilog里面的'timescale等时延语句是不是只用在仿真测试里面的，是不可综合的？

verilog里面的'timescale等时延语句是不是只用在仿真测试里面的，是不可综合的？谢谢啦

vvt 发表于 2010-11-24 05:54:33

对滴。
对滴。

weibode01 发表于 2010-11-24 12:38:11

对的，不能

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