xilinx ip核仿真
本帖最后由 fpgaw 于 2011-4-9 11:57 编辑各位xdjm：
ip核仿真出现输出为高阻是怎么回事啊...（ise没有报错哦，仿真了若干个）
达人们给点提示吧！
3q
环境：ISE 10.1
源文件
module myfloat(a,b,clk,result
);
input a;
input b;
input clk;
output result;
add_float add (
.a(a), // Bus
.b(b), // Bus
.clk(clk),
.result(result)); // Bus
endmodule
测试文件
module tb_add_float;
// Inputs
reg a;
reg b;
reg clk;
// Outputs
wire result;
// Instantiate the Unit Under Test (UUT)
myfloat uut (
.a(a),
.b(b),
.clk(clk),
.result(result)
);
initial begin
// Initialize Inputs
a = 0;
b = 0;
clk = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
always #10 clk = ~clk;
always #25 a = a + 1000;
always #25 b = b + 1000;
endmodule 高手加入qq129107020
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