vhdl 发表于 2010-12-28 08:49:39

Altera的TimeQuest的input delay的min值和max值

Altera的TimeQuest的input delay的min值和max值
Altera的TimeQuest的input delay的min值和max值是不是就可以理解为数据从上一级芯片经过PCB走线到达FPGA的大概时间范围？

vhdl 发表于 2010-12-28 08:49:59

Altera的TimeQuest的input delay的min值和max值
Altera的TimeQuest的input delay的min值和max值是不是就可 ...
vhdl 发表于 2010-12-28 08:49 http://www.fpgaw.com/images/common/back.gif


    不能这么理解。
input delay的计算也是根据时钟的频率来计算滴。可以当做fpga内部的同步信号的时钟约束来看待，把板子的走线延迟当做路径延迟即可。

mikechang 发表于 2011-1-1 16:14:35

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