Virtex-5中动态DCM的设计方法
在许多电路设计中，会涉及到可变时钟的问题。比如：一个FPGA和A/D采集芯片组成的采集卡，要求A/D采样时钟可变，FPGA对采样数据进行处理，为保证数据的准确率，首先要对A/D输出的采样时钟进行锁定。在使用Virtex-5时，简单DCM就无法达到要求，采用动态DC2M就可以解决该问题。另外，在时钟受到干扰的情况下，简单DCM一旦失锁，就无法正常工作，而动态DCM则有能力自回归。
1 DCM的工作原理
在Virtex-5中，DCM进行升级组合，形成了CMT(Clock Management Technology，时钟管理技术)模块。CMT模块提供了非常灵活的、高性能的时钟，改善了时钟稳定性。每一个CMT模块包含2个 DCM(Digital ClockManager，数字时钟管理器)和1个PLL(Phase-LockedLoop，锁相环)，这里主要讨论的是DCM的应用。DCM的原型分为DCM_BASE、DCM_PS和DCM_ADV三种，功能依次增强。DCM_BASE只具有基本的时钟矫正、频率综合功能;DCM_PS增加了相位偏移功能;DCM_ADV又增加了动态重配置功能。DCM_ADV的引脚图如图1所示。
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