新手求助一个关于计数器产生毛刺的问题
本帖最后由 tanzh106 于 2011-3-29 09:41 编辑很简单的一个记数模块，实现从0到依次加1到255，然后再回到0的计数输出
代码如下
library ieee;
use ieee.std_logic_1164.all;
entity addr is
port ( clock : in std_logic;
addr : buffer integer range 0 to 255);
end addr;
architecture behav of addr is
begin
process (clock)
begin
if (clock'event and clock='1') then addr<=addr+1;
if addr=255 then addr<=0;
end if;
end if;
end process;
end behav;
可是为什么仿真波形会有毛刺，请看附件图片
计数值每增加2，就会产生毛刺，如图中的245、246中间247、248之间
求前辈们指点小弟，如何消除
小弟在这里拜谢了 这个，你用的时序仿真，应该是时钟频率较高导致的，把时钟周期调大一般就没了。
另外 integer的数据类型不好，从开始就养成好习惯，定义成 7 downto 0 基本上產生glitch算是正常現象
除非你對此要求甚高
可以提供你幾個方向思考
1. 考慮setup time
2. clock調慢
3. 加入constrain d触发器好像可以消除毛刺 回复 3# roger7313
您好，想请问一下，如何加入constrain
页:
[1]
