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抽象电路模型它有一个好处，就是能进行早期的验证。
验证怎么做呢？
在现在的理论体系下面，一直在说这两件事情，一个是原始的验证，Original，一个是基于Testbench的验证。
现在是保留原始的验证，而特别强调基于Testbench的验证。
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我们之所以向大家推荐Testbench，是因为全世界都在向这个方向发展。
Testbench是怎么回事呢？
Testbench是将我们编制的语言描述的电路模型，置入一个抽象的平台，对它的输入加以激励，信号的激励用抽象的方式来生成，观察它的输出和内部信号。
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Testbench便于重复地进行观测，比原始的验证要具有更好的可维护性。
Testbench本质上仍旧是一段HDL建模代码，它本身并不能运行。
运行它的方式呢，需要把它转变为目标机器上可执行的代码，这个过程称为仿真。
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（见PPT图示）
本帖最后由 lcytms 于 2016-10-9 10:52 编辑
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前仿验证的是功能，加载的模型是RTL，后仿验证的是时序，验证的模型是gate-level的模型。
下图左边是理论分析的结果，完全不需要硬件，右边基本是基于实际硬件验证的结果。
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（见PPT图示）
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下面我们通过一个简单的例子，来说明一个验证的关系。
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（见白板图示）
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（见PPT图示）
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建立一个工程文件夹，到时所有的文件都放在工程文件夹的根目录下面，这样会减少很多麻烦。
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然后我们启动Quartus，一定用新工程向导新建工程。
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2/5选next跳过。3/5选一款器件，比较经典的Cyclone II系列的208脚的208C8。
4/5中仿真工具选择Modelsim-Altera，语言选Verilog。选next，finish。
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新建一个Verilog文件，打开new的窗口，新建一个Verilog文件。
立刻另存为工程文件夹根目录下的.v文件。
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进行显式建模，先写出框架。框架就可以进行分析和综合。
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写一条最简单的语句。
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编写验证代码。另存为工程文件夹根目录下的.v文件。
